BIO: Un Coprocesador de E/S RISC para Control Determinista de GPIO

La computación moderna, especialmente en sistemas embebidos y de tiempo real, enfrenta el desafío fundamental de garantizar respuestas deterministas a eventos externos, a menudo a expensas de la flexibilidad o la eficiencia de recursos. Los CPUs de propósito general, con sus sistemas operativos multitarea, introducen latencia y jitter inaceptables para muchas aplicaciones de E/S de bajo nivel. Los coprocesadores de E/S dedicados abordan esto, pero su diseño arquitectónico —particularmente la elección entre CISC y RISC— tiene profundas implicaciones en el uso de recursos de hardware, la velocidad de reloj y la facilidad de programación.

El artículo explora esta dicotomía a través del análisis del PIO (Programmable I/O) de Raspberry Pi, una arquitectura CISC, y propone el BIO (Bao I/O Coprocessor), una alternativa basada en RISC-V. La tesis es que una arquitectura RISC, aunque requiera más instrucciones por operación, puede lograr una mayor eficiencia en el uso de área de silicio y velocidad de reloj, manteniendo la flexibilidad y el determinismo, especialmente cuando se complementa con extensiones de ISA bien diseñadas para E/S y comunicación inter-core. Esto se vuelve crucial en el contexto de SoCs modernos donde la optimización de recursos es clave.

Arquitectura del Sistema

El BIO se basa en un núcleo PicoRV32 configurado como RV32E, una variante de RISC-V con un conjunto de 16 registros de propósito general (r0-r15). La innovación clave reside en la extensión de este conjunto de registros para incluir 'register queues' (x16-x19), acceso a GPIO (x21-x26), y primitivas de sincronización (x20, x27-x30). Estos registros de 'high-bank' implementan semánticas de bloqueo: las lecturas de FIFOs se detienen si están vacías, y las escrituras si están llenas. Esto permite una comunicación inter-core eficiente y un control de flujo determinista sin polling activo.

El registro x20 ('halt to quantum') permite que el CPU se detenga hasta que ocurra un pulso de un divisor de reloj interno o un evento GPIO externo, facilitando la sincronización de eventos a intervalos precisos. El registro x30 ('halt to event') detiene la ejecución hasta que se cumpla una condición de evento, como un nivel de llenado de FIFO. El acceso a GPIO se optimiza para 'bit-banging' rápido, con una semántica especial de 'clear-on-0' para la limpieza de bits. La extensión BDMA (Bao DMA) opcional permite a los núcleos BIO acceder al bus del SoC para transferencias DMA, con un resolutor de prioridad simple. Cada núcleo BIO tiene su propia memoria de instrucciones de 4 KiB, implementada con macros de RAM de un solo puerto, lo que contrasta con la memoria compartida y pequeña del PIO.

bio_code!(dma_mc_copy_code, DMA_MC_COPY_START, DMA_MC_COPY_END,
"20:",
"lw a0, 0(x16)", // unrolled for more performance
"sw a0, 0(x17)",
"lw a0, 0(x16)",
"sw a0, 0(x17)",
"lw a0, 0(x16)",
"sw a0, 0(x17)",
"lw a0, 0(x16)",
"sw a0, 0(x17)",
"j 20b"
);

// pin is provided as the GPIO number to drive
// strip is an array of u32's that contain GRB data
// len is the length of the strip
void ws2812c(uint32_t pin, uint32_t *strip, uint32_t len) {
  uint32_t led;
  // sanity check the pin value
  if (pin > 31) {
    return;
  }
  uint32_t mask = 1 << pin;
  uint32_t antimask = ~mask;
  set_gpio_mask(mask);
  set_output_pins(mask);
  // ensure timing with a nil quantum here
  clear_gpio_pins_n(antimask);
  wait_quantum();
  // main loop
  for (uint32_t i = 0; i < len; i++) {
    led = strip[i];
    for (uint32_t bit = 0; bit < 24; bit++) {
      if ((led & 0x800000) == 0) {
        // 2 hi
        set_gpio_pins(mask);
        wait_quantum();
        wait_quantum();
        // 5 lo
        clear_gpio_pins_n(antimask);
        wait_quantum();
        wait_quantum();
        wait_quantum();
        wait_quantum();
        wait_quantum();
      } else {
        // 5 hi
        set_gpio_pins(mask);
        wait_quantum();
        wait_quantum();
        wait_quantum();
        wait_quantum();
        wait_quantum();
        // 5 lo
        clear_gpio_pins_n(antimask);
        wait_quantum();
        wait_quantum();
        wait_quantum();
        wait_quantum();
        wait_quantum();
      }
      led <<= 1;
    }
  }
}

Fundamentos Teóricos

La discusión sobre CISC vs. RISC es un debate fundamental en la arquitectura de computadoras, que se remonta a los años 80. El artículo de David Patterson y Carlo H. Sequin, "A Perspective on VLSI RISC" (1982), fue seminal en la promoción de la filosofía RISC, argumentando que conjuntos de instrucciones más simples permiten implementaciones de hardware más rápidas y eficientes en términos de área, incluso si requieren más instrucciones por tarea. El PIO, con sus instrucciones complejas y multifuncionales, es un ejemplo de la filosofía CISC, mientras que el BIO, basado en RISC-V, encarna el enfoque RISC.

La idea de registros con semántica de bloqueo o colas integradas en el archivo de registros tiene precedentes en arquitecturas de computadoras para paralelismo a nivel de instrucción y comunicación inter-procesador. El concepto de 'queues' como primitivas de comunicación es un pilar en sistemas concurrentes, y su integración a nivel de ISA, como en la arquitectura ADAM mencionada por el autor, es una aplicación directa de principios de concurrencia para simplificar la programación de hardware y garantizar el determinismo en entornos de E/S.